Logika & Flip Flops-SN74LVC74APWR
Atribut produk
|
Dokumén & Média
JENIS SUMBER DAYA | link |
Lembar data | SN54LVC74A, SN74LVC74A |
Produk anu diulas | Solusi Analog |
Bungkusan PCN | Reel 10/Jul/2018 |
Lembar Data HTML | SN54LVC74A, SN74LVC74A |
Modél EDA | SN74LVC74APWR ku SnapEDA |
Klasifikasi Lingkungan & Ékspor
Atribut | PEDARAN |
Status RoHS | ROHS3 patuh |
Tingkat Sensitipitas Kelembaban (MSL) | 1 (Henteu Wates) |
Status REACH | REACH Teu kapangaruhan |
ECCN | EAR99 |
HTSUS | 8542.39.0001 |
Flip-Flop sareng Kancing
Bolak balikjeungKancingmangrupakeun alat éléktronik digital umum kalawan dua kaayaan stabil nu bisa dipaké pikeun nyimpen informasi, sarta hiji flip-flop atawa kancing bisa nyimpen 1 bit informasi.
Flip-Flop (Disingget jadi FF), ogé katelah gerbang bistable, ogé katelah bistable flip-flop, mangrupakeun sirkuit logika digital nu bisa beroperasi dina dua nagara bagian.Flip-flops tetep dina kaayaan maranéhna dugi aranjeunna nampi pulsa input, ogé katelah pemicu mangrupa.Nalika hiji pulsa input ditampi, kaluaran flip-flop robah kaayaan nurutkeun aturan lajeng tetep dina kaayaan nu dugi pemicu sejen narima.
Kancing, sénsitip kana tingkat pulsa, parobahan kaayaan dina tingkat pulsa jam, kancing mangrupikeun unit panyimpen anu dipicu tingkat, sareng tindakan neundeun data gumantung kana nilai tingkat sinyal input, ngan ukur nalika kancing aya dina aktipkeun kaayaan, kaluaran bakal robih sareng input data.Latch béda ti flip-flop, teu latching data, sinyal dina kaluaran robah jeung sinyal input, kawas sinyal ngaliwatan panyangga a;sakali sinyal kancing tindakan minangka kancing, data dikonci jeung sinyal input teu jalan.Kait disebut ogé kait transparan, anu hartosna kaluaran transparan kana input nalika henteu diikat.
Beda antara kancing sareng flip-flop
Latch sareng flip-flop mangrupikeun alat panyimpen binér sareng fungsi mémori, anu mangrupikeun salah sahiji alat dasar pikeun nyusun sababaraha sirkuit logika waktos.Bédana nyaéta: kancing aya hubunganana sareng sadaya sinyal inputna, nalika sinyal input ngarobih parobahan kancing, teu aya terminal jam;flip-flop ieu dikawasa ku jam, ngan lamun jam ieu dipicu pikeun sampel input ayeuna, ngahasilkeun kaluaran.Tangtu, sabab duanana kancing na flip-flop mangrupakeun logika timing, kaluaran teu ukur patali jeung input ayeuna, tapi ogé patali jeung kaluaran saméméhna.
1. kancing dipicu ku tingkat, teu kontrol sinkron.DFF dipicu ku ujung jam sareng kontrol sinkron.
2, kancing téh sénsitip kana tingkat input sarta kapangaruhan ku reureuh wiring, jadi hese pikeun mastikeun yén kaluaran teu ngahasilkeun burrs;DFF kurang kamungkinan kana ngahasilkeun burrs.
3, Lamun make sirkuit Gerbang pikeun ngawangun kancing na DFF, kancing meakeun kirang sumberdaya Gerbang ti DFF, nu mangrupakeun tempat punjul pikeun kancing ti DFF.Ku alatan éta, integrasi ngagunakeun kancing di ASIC leuwih luhur ti DFF, tapi sabalikna bener dina FPGA, sabab teu aya Unit kancing standar di FPGA, tapi aya Unit DFF, sarta LATCH a perlu leuwih ti hiji LE pikeun direalisasikeun.kancing nyaeta tingkat micu, nu sarua jeung boga hiji tungtung Aktipkeun, sarta sanggeus aktivasina (dina waktu tingkat Aktipkeun) sarua jeung kawat, nu robah kalawan Kaluaran variasina kalawan kaluaran.Dina kaayaan non-diaktipkeun nyaéta ngajaga sinyal aslina, nu bisa ditempo sarta bédana flip-flop, kanyataanna, sababaraha kali kancing teu diganti pikeun ff.
4, kancing bakal janten analisis timing statik pisan kompléks.
5, ayeuna, kancing ngan ukur dianggo dina sirkuit anu luhur pisan, sapertos CPU P4 intel.FPGA boga Unit kancing, Unit register bisa ngonpigurasi salaku Unit kancing, dina xilinx v2p manual bakal ngonpigurasi salaku register / Unit kancing, kantétan nyaéta xilinx satengah nyiksikan struktur diagram.model sejen tur pabrik FPGAs teu balik pikeun pariksa.--Pribadi, Jigana xilinx téh bisa langsung cocog altera bisa jadi leuwih gangguan, mun sababaraha LE mun ngalakukeun kitu, teu alat Xilinx unggal nyiksikan bisa jadi ngonpigurasi, ngan panganteur DDR Altera urang boga Unit kait husus, umumna ngan. sirkuit-speed tinggi bakal dipaké dina desain kancing.altera urang LE euweuh struktur kancing, jeung pariksa sp3 na sp2e, sarta séjén teu pariksa, nyebutkeun manual yén konfigurasi ieu dirojong.Ekspresi wangdian ngeunaan altera leres, ff altera henteu tiasa dikonpigurasikeun pikeun ngaitkeun, éta ngagunakeun tabel panéangan pikeun ngalaksanakeun kancing.
Aturan desain umum nyaéta: nyingkahan kancing dina kalolobaan desain.eta bakal ngantep anjeun ngarancang timing rengse, sarta eta pisan disumputkeun, non-Samaun teu bisa manggihan.kancing bahaya pangbadagna teu nyaring burrs.Ieu bahaya pisan pikeun tingkat salajengna sirkuit.Ku alatan éta, salami anjeun tiasa nganggo D flip-flop tempat, ulah make kancing.